عطر و ادکلن ارشاکو
آموزش تصویری FPGA به زبان فارسی | کلوپ آموزش
منوی بالا را از قسمت نمایش -> فهرست انتخاب کنید

آموزش تصویری FPGA به زبان فارسی

کلاس درس FPGA طراحی خودکار مدارهای دیجیتال-شامل بیش از ۳۰ ساعت کلاس درس فارسی FGPA تدریس شده توسط یکی از اساتید معتبر دانشگاه های ایران-شامل دو دی وی دی با کیفیت عالی-این مجموعه با مجموع قبلی FPGA کاملا متفاوت می باشد.

این فیلم آموزشی قابل استفاده برای درس طراحی خودکار مدارهای دیجیتال در دانشگاه های پیام نور آزاد سراسری و موسسات آموزش عالی می تواند مورد استفاده قرار گیرد.

 

موارد تدریس شده در این فیلم آموزشی:

 

 

FPGA چیست؟
معماری FPGA؟
سنتز چیست؟سخت افزار چیست؟
زبان توصیف چیست؟
تعریف ماژول در Verilog
ماژول های فراخوانی در داخل یکدیگر
معنای ماژول بالا
توضیحات مدار ترکیبی در Verilog
با استفاده از statement
شبیه سازی طراحی با استفاده از شبیه ساز HDL فعال
توصیف مدارهای ترتیبی منطق با استفاده از statement
توصیف مدارهای منطقی با استفاده از اختصاص statement
سنتز عملی با استفاده از Synplify – طراحی
پیاده سازی با استفاده از Xilinx ISE – بازرسی
FPGA معماری داخلی با استفاده از ویرایشگر FPGA –
تخصیص پین با استفاده از قبل برنامه ریزی
تعداد در Verilog – دادرسی مداوم
تکلیف – با استفاده از همیشه بلوک به شرح
مدارات ترکیبی – تعریف پایه از سه حالت
بافر در Verilog
پورت های ورودی خروجی در Verilog، طرح مدارات
با inout پورت – دو بعدی آرایه ها در
verilog – طراحی یک ماژول ساده SRAM –
استفاده حلقه در Verilog
حل برخی از نمونه مشکلات verilog طراحی،
صحبت کردن در مورد verilog: تعریف و verilog
اظهارات پارامتر
ماژول های پارامتری، معماری اساسی FIFOs،
verilog مورد statemen
اصول شبیه سازی، طراحی تعریف طراحی تحت آزمون، آزمونگر و آزمون bench .بیانیه اولیه. نشان دهنده مقدار تاخیر در کد verilog. بیانیه timsescale. آغاز و پایان دادن و چنگال، پیوستن اظهارات. مسدود کردن و عدم مسدود کردن تکالیف.
تعریف بیانیه. نمونه verilog طراحی ماژول ایجاد نیمکت، تست و شبیه سازی. استفاده از ModelSim برای شبیه سازی طراحی. Verilog سیستم می نامد: fwrite، fread، تصادفی و …
نمونه طراحی از بالا به پایین که شامل ماژول های مختلف. شبیه سازی طراحی با استفاده از با Modelsim و سنتز با استفاده از ابزار سنتز synplify. سنتز RTL مراحل نقشه برداری و تکنولوژی.
اشتباهات رایج در Verilog برنامه نویسی. معرفی تکنیک های طراحی تیم. در حال توسعه ماژول های زیادی با توسعه دهندگان متعدد. آشنایی با هسته و هسته ژنراتور نرم افزار Xilinx.
بیشتر در مورد هسته. که در آن به استفاده از چه خانواده از FPGA برای پروژه ما است. توصیف یک ماشین حالت ساده در Verilog.
با استفاده از هسته Xilinx ژنراتور برای تولید بلوک هسته حافظه، چگونه می توان به نمونه و استفاده از هسته در Verilog، شبیه سازی طرح های حاوی هسته استفاده از ModelSim، سنتز طرح شامل هسته
استفاده از تک پورت و حافظه دو پورت در طرح ها، درباره FIFOs و تبدیل عرض FIFOs، شبیه سازی مسیر ارسال با استفاده از نرم افزار با Modelsim، فایل SDF، Usign FPGA تدوین، فایل محدودیت های کاربری و تعریف محدودیت های زمان بندی
شبکه ساعت در FPGA، مدیر ساعت دیجیتال و اجزای وابسته، ساعت تاخیر و ساعت مورب، تعریف محدودیت های زمانافست، افست و تعاریف دوره
بیشتر در مورد زمان بندی مدار و تاخیر، با استفاده از DLL ساعت برای جبران فاز سیگنال ساعت،
حفظ، در استفاده از DLL ساعت، با استفاده از DLL برای تولید سیگنال کلاک خارجی
تعریف PicoBlaze
مبانی PicoBlaze، پورت ها و سیگنال های PicoBlaze، دستورالعمل PicoBlaze مهم، توسعه کد Verilog به استفاده از PicoBlz، نوشتن کد مونتاژ PicoBlaze، شبیه سازی طرح های FPGA بر اساس PicoBlaze
توسعه سیستم های تعبیه شده برای FPGA های Xilinx، تعاریف اساسی در مورد پاور و Microblaze پردازنده، ساختار اساسی پاور / Microblaze بر اساس سیستم های جاسازی شده، با استفاده از Xilinx جاسازی شده کیت توسعه به توسعه FPGA مبتنی بر پایه سیستم های جاسازی شده.
طراحی یک سیستم کامل برای FPGA، مدیریت ساعت، طراحی و با استفاده از FIFOs، با استفاده از طراح HDL برای طراحی سیستم های دیجیتال
بیشتر در مورد طراحی و استفاده از FIFOs، با استفاده از طراح زمان بندی برای تولید شکل موج قبل به HDL شروع برنامه نویسی
با استفاده از ماشین آلات محدود طراحی HDL دیجیتال، با استفاده از طراح HDL برای ایجاد خارجی ماشین آلات، نشان دادن رابطه بین کد HDL و زمان مدار
نوشتن کد verilog FSM، صحبت کردن در مورد FIFO زمان تاخیر در عمل به عنوان خوانده شده، ادامه طراحی یک سیستم کامل با استفاده از ابزار طراح HDL
ادامه طرح سیستم کامل دیجیتال

قیمت فقط ۱۵۵۰۰تومان

 

http://www.learncloob.ir/wp-content/uploads/uc_739106.png

 

ابتدا محصول را درب منزل دریافت کنید و سپس هزینه آن را به مامور پست بپردازید.

 

FPGA چیست؟

معماری FPGA؟

سنتز چیست؟سخت افزار چیست؟

زبان توصیف چیست؟

تعریف ماژول در Verilog

ماژول های فراخوانی در داخل یکدیگر

معنای ماژول بالا

توضیحات مدار ترکیبی در Verilog

با استفاده از statement

شبیه سازی طراحی با استفاده از شبیه ساز HDL فعال

توصیف مدارهای ترتیبی منطق با استفاده از statement

توصیف مدارهای منطقی با استفاده از اختصاص statement

سنتز عملی با استفاده از Synplify – طراحی

پیاده سازی با استفاده از Xilinx ISE – بازرسی

FPGA معماری داخلی با استفاده از ویرایشگر FPGA –

تخصیص پین با استفاده از قبل برنامه ریزی

تعداد در Verilog – دادرسی مداوم

تکلیف – با استفاده از همیشه بلوک به شرح

مدارات ترکیبی – تعریف پایه از سه حالت

بافر در Verilog

پورت های ورودی خروجی در Verilog، طرح مدارات

با inout پورت – دو بعدی آرایه ها در

verilog – طراحی یک ماژول ساده SRAM –

استفاده حلقه در Verilog

حل برخی از نمونه مشکلات verilog طراحی،

صحبت کردن در مورد verilog: تعریف و verilog

اظهارات پارامتر

ماژول های پارامتری، معماری اساسی FIFOs،

verilog مورد statemen

اصول شبیه سازی، طراحی تعریف طراحی تحت آزمون، آزمونگر و آزمون bench .بیانیه اولیه. نشان دهنده مقدار تاخیر در کد verilog. بیانیه timsescale. آغاز و پایان دادن و چنگال، پیوستن اظهارات. مسدود کردن و عدم مسدود کردن تکالیف.

تعریف بیانیه. نمونه verilog طراحی ماژول ایجاد نیمکت، تست و شبیه سازی. استفاده از ModelSim برای شبیه سازی طراحی. Verilog سیستم می نامد: fwrite، fread، تصادفی و …

نمونه طراحی از بالا به پایین که شامل ماژول های مختلف. شبیه سازی طراحی با استفاده از با Modelsim و سنتز با استفاده از ابزار سنتز synplify. سنتز RTL مراحل نقشه برداری و تکنولوژی.

اشتباهات رایج در Verilog برنامه نویسی. معرفی تکنیک های طراحی تیم. در حال توسعه ماژول های زیادی با توسعه دهندگان متعدد. آشنایی با هسته و هسته ژنراتور نرم افزار Xilinx.

بیشتر در مورد هسته. که در آن به استفاده از چه خانواده از FPGA برای پروژه ما است. توصیف یک ماشین حالت ساده در Verilog.

با استفاده از هسته Xilinx ژنراتور برای تولید بلوک هسته حافظه، چگونه می توان به نمونه و استفاده از هسته در Verilog، شبیه سازی طرح های حاوی هسته استفاده از ModelSim، سنتز طرح شامل هسته

استفاده از تک پورت و حافظه دو پورت در طرح ها، درباره FIFOs و تبدیل عرض FIFOs، شبیه سازی مسیر ارسال با استفاده از نرم افزار با Modelsim، فایل SDF، Usign FPGA تدوین، فایل محدودیت های کاربری و تعریف محدودیت های زمان بندی

شبکه ساعت در FPGA، مدیر ساعت دیجیتال و اجزای وابسته، ساعت تاخیر و ساعت مورب، تعریف محدودیت های زمانافست، افست و تعاریف دوره

بیشتر در مورد زمان بندی مدار و تاخیر، با استفاده از DLL ساعت برای جبران فاز سیگنال ساعت،

حفظ، در استفاده از DLL ساعت، با استفاده از DLL برای تولید سیگنال کلاک خارجی

تعریف PicoBlaze

مبانی PicoBlaze، پورت ها و سیگنال های PicoBlaze، دستورالعمل PicoBlaze مهم، توسعه کد Verilog به استفاده از PicoBlz، نوشتن کد مونتاژ PicoBlaze، شبیه سازی طرح های FPGA بر اساس PicoBlaze

توسعه سیستم های تعبیه شده برای FPGA های Xilinx، تعاریف اساسی در مورد پاور و Microblaze پردازنده، ساختار اساسی پاور / Microblaze بر اساس سیستم های جاسازی شده، با استفاده از Xilinx جاسازی شده کیت توسعه به توسعه FPGA مبتنی بر پایه سیستم های جاسازی شده.

طراحی یک سیستم کامل برای FPGA، مدیریت ساعت، طراحی و با استفاده از FIFOs، با استفاده از طراح HDL برای طراحی سیستم های دیجیتال

بیشتر در مورد طراحی و استفاده از FIFOs، با استفاده از طراح زمان بندی برای تولید شکل موج قبل به HDL شروع برنامه نویسی

با استفاده از ماشین آلات محدود طراحی HDL دیجیتال، با استفاده از طراح HDL برای ایجاد خارجی ماشین آلات، نشان دادن رابطه بین کد HDL و زمان مدار

نوشتن کد verilog FSM، صحبت کردن در مورد FIFO زمان تاخیر در عمل به عنوان خوانده شده، ادامه طراحی یک سیستم کامل با استفاده از ابزار طراح HDL

ادامه طرح سیستم کامل دیجیتال

———————————————

با تشکر از ابراز احساس شما!
بعد از خواندن مطلب چه حسی دارید؟
  • برانگیخته
  • مجذوب کننده
  • خوشحال کننده
  • حوصله سر بر
  • ناراحت کننده
  • عصبانی شدم

درباره نویسنده

مطالب مرتبط

نظر بدهید

نشانی ایمیل شما منتشر نخواهد شد. بخش‌های موردنیاز علامت‌گذاری شده‌اند *

Time limit is exhausted. Please reload CAPTCHA.